技術トレーニング 設計スタイルガイドセミナー(Verilog HDL)

RTL設計スタイルガイドセミナーは、RTL設計における記述スタイルを早期に身につけたいRTL設計初級者の方、更なるステップアップを求める初中級者の方を対象としており、「RTL設計スタイルガイド」の概要と具体的な設計ルールや記述スタイルを紹介しています。
国内の半導体メーカーや電子機器製造会社が蓄積してきた記述スタイルを一般化した 「RTL設計スタイルガイド」を理解することにより、品質の高い設計物を得る設計法を習得することを目的としています。

  • RTL設計における記述スタイルを身につけたい初級者
  • 更なるステップアップを求める初中級者
  • システムLSI設計者及びプロジェクトマネージャー

日程・お申し込み

参加ご希望の日程をクリックしてください。申し込みフォームが表示されます。


※大阪(西日本支社)の開催についてはリクエストベースとなっております。ご希望の方はお申し込みフォームより、ご希望の開催月をご指定ください。

お申し込みに関する注意事項
お申し込みは、お一人様につき1回行ってください。
開催日の1ヶ月前の時点で、最少開催人数に満たない(3名以下の)場合、延期、または中止とさせていただくことがあります。その場合はご連絡いたします。
キャンセルされる場合は、2週間前までにご連絡ください。ご連絡がなくキャンセルされた場合は、参加費用をご請求させていただきます。
お支払方法について(事前にご確認ください)

セミナー概要

  東京 大阪
会場 東京本社
セミナールーム
西日本支社
セミナールーム
参加費 54,000円(税込)/名
定員 8名 (催行人数 4名)
対象 ・システムLSI設計者及びプロジェクトマネージャー
・RTL設計の初級者でも受講可能だが、1年程度の経験が望ましい
前提知識 Verilog HDLの文法知識

※日程、内容につきましては若干変更させていただく場合がございますので、ご了承願います。

アジェンダ

  • スタイルガイド概説
    • RTL設計スタイルガイドの意義
  • 基本設計制約
    • 命名規則
    • 初期リセット(非同期リセット)
    • クロック生成とリセット生成
    • メタ・ステーブルとその対策
    • 非同期クロックドメイン間転送
    • 非同期転送における検証
    • 基本ブロックと階層の組み方
  • RTL記述テクニック
    • alwaysとfunctionの組み合わせ回路
    • 記述における可読性の意義
    • 2つの代入文
    • 同一信号への複数代入
    • ラッチ生成を防ぐ
    • if文を並べた記述
    • 非同期クロックでの誤動作
    • FFの記述スタイル
    • ラッチの記述
    • 回路構造を意識した記述
    • always文の組み合わせ回路
    • if文のスタイル
    • case文のスタイル
    • プライオリティ論理
    • if/caseのスタイル
    • for文のスタイル
    • ステートマシンのスタイル
  • RTL設計手法
    • 回路記述のパラメータ化
    • テスト容易化設計
    • AND、ORゲーテッドクロック
    • 低消費電力設計
  • 検証のテクニック
    • テストベンチ記述の注意点
    • 時間の記述
    • 入力信号のタイミング
    • クロックエッジベース記述
    • シミュレータに依存しない記述
    • タスクによるテストベンチ
  • 論理合成
    • 論理合成の基本フロー
    • タイミング制約の基本
    • 論理合成の標準スクリプト
    • クロックの制約
    • その他のタイミング制約