技術トレーニング SystemVerilogセミナー(アサーションコース)

SystemVerilogの特徴の一つとして、アサーション(SVA)があります。近年、検証効率の向上やバグの迅速な検出方法として、アサーションで成功を収めた事例が増加しております。本講座では、SystemVerilog言語が提供するアサーションの記述方法と、そこで使われる各種演算子について説明します。なおこのコースは、アサーションの入門コースとして設定されています。

  • アサーションはこれから、または独学で始めた方
  • アサーションでPSLを使っているが、SVAへの乗り換えを考えている方

日程・お申し込み

参加ご希望の日程をクリックしてください。申し込みフォームが表示されます。

※参加お申し込みの受付は終了しました。


※大阪(西日本支社)の開催についてはリクエストベースとなっております。ご希望の方はお申し込みフォームより、ご希望の開催月をご指定ください。

お申し込みに関する注意事項
お申し込みは、お一人様につき1回行ってください。
開催日の1ヶ月前の時点で、最少開催人数に満たない(3名以下の)場合、延期、または中止とさせていただくことがあります。その場合はご連絡いたします。
キャンセルされる場合は、2週間前までにご連絡ください。ご連絡がなくキャンセルされた場合は、参加費用をご請求させていただきます。
お支払方法について(事前にご確認ください)

セミナー概要

  東京 大阪
会場 東京本社
セミナールーム
西日本支社
セミナールーム
参加費 54,000円(税込)/名
定員 8名 (催行人数 4名)
対象 ・HDLによる設計実務2年以上の経験者
・HDLによる検証実務2年以上の経験者
前提知識 ・Verilog HDLの文法知識。
※限定的な知識しか使いませんので、設計/検証にVHDLをご使用の方も受講可能です。

※日程、内容につきましては若干変更させていただく場合がございますので、ご了承願います。

アジェンダ

  • アサーションの概要
    • 波形シミュレーションとアサーション検証
    • アサーションの機能、メリット、分類
    • アサーションと機能カバレッジ
  • アサーションの構文
    • アサーション文の構成要素
    • シーケンスの記述
    • プロパティの記述
    • アサーションの記述
    • bindの記述
  • アサーション記述例
    • カウンタにおけるアサーション記述例
    • FIFOにおけるアサーション記述例
    • ステートマシンにおけるアサーション記述例
    • インターフェースにおけるアサーション記述例
    • アサーションのメッセージ例
    • 完了しないアサーションについて
  • アサーション記述テクニック
    • インラインアサーション
    • アサーション専用ファイル
    • assertとcover
    • cover文について
    • アサーションのON/OFF
    • $past関数について
  • アサーションの各種演算子
    • 16種の演算子の説明
    • システム関数とセベリティー指定のタスク